負責晶片靜態時序分析，確保所有時序路徑符合規格；建立與驗證SDC約束檔，與前端團隊合作達成Timing Signoff，並解決Setup/Hold違規問題，保證晶片在目标頻率穩定運作。
通常需電機、電子、資工相關碩士，熟悉Verilog、PrimeTime、Tempus、EDA流程，具備靜態時序分析與腳本自動化能力。擁有Timing Closure、Physical Design經驗者尤佳，英語溝通亦不可少。
新鮮人起薪約80-100萬元，3年經驗可達120-150萬，資深工程師上看200萬以上；另有績效獎金與員工分紅，進入大型IC設計公司年薪翻倍潛力高。
可由初級工程師晉升為資深工程師，再朝Timing Lead、實體設計主管或技術經理邁進；亦可轉向實體實現、產品工程或跨國技術顧問，累積管理經驗後晉升部門主管。
建議精進Synopsys PrimeTime、Cadence Tempus認證，學習TCL/Perl/Python自動化腳本，並參與晶片實作Flow課程；同時追蹤最新先進製程與低功耗設計趨勢，累積完整Tape-out經驗。
